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 曙海--工程師的項目導師。

曙海講師體系和課程體系歷經多年升級,形成了以項目實戰經驗豐富的工程師為基礎,產學研相結合的體系,曙海的學員大部分來自外資企業、上市公司的,研究所的工程師或高校老師,很多學員都參加工作很多年了,這對曙海的講師形成很高的要求,曙海的講師隊伍名校博士、碩士學歷的工程師占絕大多數,他們大部分為上海貝爾,TI德州儀器,華為,中科院,中興,Xilinx,Intel英特爾,NI公司,Cadence公司,Synopsys,IBM,Altera,Oracle,synopsys,微軟,飛思卡爾等大型公司高級工程師,項目經理,技術支持專家,他們有著深厚的專業技能和技術素養,豐富的項目實戰經驗,基本上都有十多年實際項目經驗,開發過多個大型項目。

 針對客戶實際需求,案例教學,邊講邊練,互動式授課,曙海的專家講師以專業、敬業的精神,傾囊相授,不辜負每個學員的托付和期望。

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合作企業新人才需求公告

◆招人、應聘、人才合作,
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            SOC/ASIC設計培訓班
   入學要求

        學員學習本課程應具備下列基礎知識:
        ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

現場面授
   教學優勢

  曙海教育的數字集成電路設計課程培養了大批受企業歡迎的工程師。大批企業和曙海
建立了良好的合作關系。曙海教育的數字集成電路設計課程在業內有著響亮的知名度。

  本課程,秉承12年積累的教學品質,以IC項目實現為導向,老師將會與您分享數字芯片設計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經驗、技巧。

  本課程,以實戰貫穿始終,讓您絕對受益匪淺!

   班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
       堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
   上課時間和地點
上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
近開課時間(周末班/連續班/晚班)
SOC/ASIC設計培訓班:2022年6月13日.(歡迎您垂詢,視教育質量為生命!)
   實驗設備
     ☆資深工程師授課

        
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   師資團隊
趙老師

大規模集成電路設計專家,10多年超大規模電路SOC芯片設計和版圖設計經驗,參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線,精通SOC芯片 設計和版圖設計的各種EDA工具(如:DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura),具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改;熟練掌握Unix/Linux操作系統;熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。

王老師

資深IC工程師,十幾年集成電路IC設計經驗,精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計,
熟練掌握1.8V,3.3V,5V,18V,25V,40V等各種高低壓混合電路的IC設計。

張老師

從事數字集成電路設計10余年,精通CMOS工藝流程、版圖設計和布局布線,精通VERILOG,VHDL語言,
擅長芯片前端、后端設計和復雜項目實施的規劃管理,其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗,對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發,擁有數顆規模超過百萬門的數字芯片成功流片經驗.

更多師資力量請見曙海師資團隊。
遠程培訓
   新優惠
       ◆在讀學生憑學生證,可優惠500元。

      ◆  本課程實戰演練使用Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具聯合從頭至尾強化練習整個芯片的生成過程,強調實戰,實戰,還是實戰!

      ◆  免費、無保留贈送,教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法,而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具(這套工具非常珍貴,費了老師很多心血才全部安裝好),讓您隨時隨地,打開電腦就能進行芯片的設計和練習!
       
      ◆  贈送每個工具用到的流片廠工藝庫和技術文件。

      ◆  企業化項目管理方案。


IC工具虛擬機
   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

              SOC/ASIC設計培訓班

 

第一階段 ASIC設計

1) 邏輯設計理論/ Verilog/ VHDL語言

2) 數字電路驗證(verification平臺建立/功能測試

3) 設計綜合(synthesys)與掃描鏈測試(DFT)

4) 靜態時序分(STA)

5) 數字電路前端設計實戰(有兩個實際芯片項目)

理論學習之外,以實際項目讓學員接觸設計,為此提供完整的免費的EDA軟件安裝服務,并有實際芯片案例,導師指導全程設計。

數字設計的理論部分具體內容如下:

一 邏輯設計理論/ Verilog/ VHDL語言
1 ) HDL 語言簡介
Verilog 語言的產生發展 優勢和特點
編譯仿真的原理
Verilog/VHDL 語言各自現狀及應用
2)verilog語法 (或者 VHDL語法 )
模塊 時延的概念與應用
運算符及優先級
賦值的類型與適用
條件語句 循環語句
Initial always task function 說明語句及使用
行為級建模和可綜合設計
3)數字系統設計
數據流的設計/控制 時序設計
狀態機設計

二 verification平臺建立/功能測試
1) 驗證環節在ic設計流程中的位置,
2) RTL/網表/FPGA/testchip 的驗證階段
3) 驗證計劃
4) verification 的方法學 種類和適用設計
5)  RTL verification testbench setup 激勵文件生成 
6)  RTL語言和高級語言的混合驗證平臺建立
7)  數;旌显O計驗證方法學

三 設計綜合(synthesys)與掃描鏈測試(DFT)
1)綜合
綜合的概念 
綜合庫與工具介紹 
綜合的過程 
約束/工作環境的設立 
反標文件產生
優化設計
2)DFT
DFT 概念
scan chain/ BSD/BIST 概念與設計方法
DFT 的測試原理/測試方法( D算法 向量產生與仿真)
BSD 基本單元和JTAG測試 

 
四 靜態時序分(STA)

1)靜態時序分析概念
2)數據延遲 setup /hold 的分析
3)時鐘結構 跨時鐘/多時鐘條件 
4)端口約束/工作環境設定
5)工作條件/工藝條件 對延遲的影響
6)關鍵路徑與設計優化 
7)報告分析 

五 實踐項目部分
項目一: RTL coding
中斷管理狀態機設計
驗證平臺設計和使用
測試向量設計
驗證工具的使用
debug 調試
項目二: 基礎通信協議
方案設計
RTL coding
通信算法的運用
CPU控制
FIFO設計與實現
驗證平臺設計和使用
測試向量設計
驗證工具的使用
debug 調試
電路綜合和DFT
靜態時序分析

第二階段 SOC


1.架構及設計流程
2.CPU核
1)指令
2)中斷和異常
3)數據緩沖和指令緩沖
4)內部數據ram和指令RAM
3.AMBA總線
4.外設
1)SRAM
2)DRAM
3)IO
4)DMA

5.項目實戰
設計ARM

曙海教育實驗設備
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fpga培訓實驗
fpga圖像處理
曙海培訓實驗設備
fpga培訓班
 
本課程部分實驗室實景
曙海實驗室
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.(2014年7月11).......................................................................................
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